第646章 两位顶尖的芯片技术大牛开始通力合作！（2/2）

坐在各自的终端前，

神情专注，偶尔低声交流。

空气中弥漫着浓烈的咖啡味和一种全神贯注的“嗡嗡”声。

祁同伟和罗斯塔姆的到来，引起了一阵轻微的骚动，但很快平息。

大家都知道，最关键的时刻，真正的指挥官就位了。

祁同伟没有发表任何动员讲话，只是径直走到中央指挥台前，

与先期在此坐镇的赵立春、高育良等人简短交换了眼神，

点了点头，便坐了下来。

罗斯塔姆则被王老院士拉到旁边的专家席，那里有数块可以实时书写和调取数据的高清显示屏。

时间，在令人窒息的专注中缓慢流逝。

第一批中间测试数据在流片开始36小时后传回。

是关于硅片清洗和初始氧化层质量的报告。

数据一切正常，符合预期。

指挥大厅里响起一阵轻微的、放松的呼气声。

但这仅仅是漫长马拉松的第一步。

紧接着，是光刻对准（Overy）精度数据、第一层多晶硅栅（Poly Gate）刻蚀的关键尺寸（CD）均匀性数据、浅掺杂漏（LDD）注入的剖面分布模拟结果……

数据如涓涓细流，从遥远的晶圆厂通过各种安全渠道传回，

被迅速导入分析系统，与仿真预测结果进行比对。

大部分数据都落在“绿色”的预期范围内，偶尔有几个点偏出，

也很快被查明是测量噪声或已知的设备固有偏差，

经过罗斯塔姆和王老院士的快速研判，确认不会对后续工艺产生致命影响。

然而，真正的考验在流片开始96小时后到来。

一组关于侧墙（Spacer）形成后，

晶体管有效沟道长度（Leff）的抽样测量数据，

显示出了令人不安的分布展宽。

虽然平均值仍在规格内，但尾部出现了少量偏差较大的点，超出了模型的预测范围。

指挥大厅的气氛瞬间绷紧。

有效沟道长度是决定晶体管速度和功耗的核心参数之一，它的波动直接影响芯片的性能和良率。

“会不会是测量误差？”一位工程师提出。

“同一批次测量了其他测试结构，数据都很集中。应该不是测量问题。”

测试负责人立刻回应。

罗斯塔姆眉头紧锁，手指在触摸屏上飞速滑动，

调出与这个工艺步骤相关的所有模型参数和假设。

“侧墙沉积的均匀性模型……刻蚀选择比……

不对，这里我们可能低估了前道工序残留物对侧墙形貌的局部影响……”

他喃喃自语，语速极快，夹杂着波斯语和英语术语。

祁同伟走到他身后，看着屏幕上复杂的工艺剖面仿真图和数据分布。

“是不是可以考虑，侧墙刻蚀时的等离子体不均匀性，

叠加了前一层多晶硅栅侧壁的微观粗糙度，导致了局部刻蚀速率异常？”

他提出了一个基于后世经验的猜想。

罗斯塔姆猛地抬头，眼中闪过一丝恍然：

“对！局部微观形貌！

我们的模型假设前道表面是理想的，但实际可能存在纳米尺度的起伏，在沉积和刻蚀过程中被放大！”

他立刻在模型中加入了一个描述表面粗糙度影响的修正项，重新运行局部仿真.....